소재 맞춤화
저항률, 도핑 프로필, 결정 방향, 두께, 표면 마감 등 반도체 기판 재료 특성을 정확한 장치 요구 사항에 맞게 조정하세요.
개요
표준 기성 웨이퍼는 다양한 응용 분야에 사용되지만 획기적인 장치에는 카탈로그 사양으로 충족할 수 없는 정확하게 맞춤화된 재료 특성이 필요한 경우가 많습니다. 당사의 재료 맞춤화 서비스를 통해 장치 물리학에 필요한 정확한 저항률 범위, 도핑 프로필, 결정 방향, 두께 및 표면 상태를 정의할 수 있습니다. 그런 다음 해당 사양에 맞게 웨이퍼를 소싱하거나 제작합니다.
모든 맞춤 주문은 ISO 9001 인증 제조 및 전체 재료 인증(비저항 및 도핑에 대한 SIMS 또는 4점 프로브 검증, 결정 방향에 대한 X선 회절, 모든 로트와 함께 배송되는 적합성 인증서)으로 뒷받침됩니다.
비저항 맞춤화
저항률은 반도체 기판의 가장 기본적인 전기적 특성으로, 캐리어 농도와 장치 동작을 결정합니다. 우리는 49포인트 전체 웨이퍼 4포인트 프로브 매핑으로 검증된 모든 웨이퍼 로트에서 저저항 오믹 접촉을 위한 고농도 도핑(0.005Ω·cm 미만)부터 RF 및 포토닉스 응용 분야를 위한 초고저항(>10,000Ω·cm)까지 전체 스펙트럼에 걸쳐 정밀한 저항률 타겟팅을 제공합니다.
| 매개변수 | 사용 가능한 범위/값 |
|---|---|
| Resistivity Range | 0.001–10,000 Ω·cm (custom narrow bands available) |
| Tolerance | ±5% standard, ±2% tight, ±1% ultra-tight |
| Radial Uniformity | ≤ 3% variation (4PP, 49-point map) |
| P-type Dopants | Boron (B) — 0.001–10,000 Ω·cm |
| N-type Dopants | Phosphorus (P), Arsenic (As), Antimony (Sb) |
| Intrinsic / High-Res | > 1,000 Ω·cm (FZ, neutron-transmutation doped) |
| Heavily Doped | < 0.005 Ω·cm (N+ Sb, P+ B for epi substrates) |
| Measurement Method | 4-point probe, eddy current, Hall effect per SEMI MF84 |
전력 MOSFET 드리프트 영역, IGBT 버퍼층 또는 정밀 아날로그 회로와 같이 극도로 엄격한 저항 창이 필요한 애플리케이션의 경우 당사는 ±1%의 초밀도 공차와 2% 이상의 방사형 균일성을 갖춘 웨이퍼를 공급합니다. 중성자 변환 도핑(NTD)은 원자 수준에서 도핑 균질성이 타협 불가능한 가장 까다로운 고저항성 응용 분야에서 선호되는 방법입니다.
도핑 프로파일 엔지니어링
벌크 저항 외에도 도펀트 종, 농도 구배, 축 균일성을 포함한 도핑 프로필이 캐리어 이동도, 수명 및 접합 특성을 결정합니다. 붕소(B), 인(P), 비소(As) 또는 안티몬(Sb) 도펀트 중에서 선택하세요. 각각은 특정 열 예산 및 장치 아키텍처에 대해 뚜렷한 확산 동작과 전기 활성화 특성을 제공합니다.
P형(붕소 첨가)
양의 캐리어(정공) 전도를 위해 붕소로 도핑된 실리콘 웨이퍼. 전체 웨이퍼 표면에 걸쳐 엄격한 허용 오차와 함께 고농도로 도핑된 저항부터 거의 고유한 저항까지 정밀하게 제어된 저항을 사용할 수 있습니다.
N형(인/안티몬)
음의 캐리어(전자) 전도를 위해 인 또는 안티몬으로 도핑된 실리콘 웨이퍼. 우수한 고주파 장치 성능을 위해 P형에 비해 전자 이동도가 더 높습니다.
고유성/고저항률
RF 기판, 광검출기 및 방사선 센서용 초고저항 실리콘(> 10kΩ·cm)입니다. 저손실 고주파 애플리케이션을 위한 최소 자유 캐리어 흡수. 플로트 존 정제 또는 정밀한 보상 도핑을 통해 달성됩니다.
크리스탈 방향 선택
결정 방향은 이방성 식각 거동, 캐리어 이동도, 산화물 성장 속도 및 인터페이스 트랩 밀도에 영향을 미칩니다. CMOS 로직 및 VLSI용 업계 표준 〈100〉, MEMS 벌크 미세 가공 및 전력 장치용 〈111〉, 고급 트랜지스터 채널의 높은 정공 이동도용 〈110〉 등 장치를 최적화하는 방향을 선택하세요.
| 매개변수 | 사용 가능한 범위/값 |
|---|---|
| Standard Orientations | 〈100〉, 〈111〉, 〈110〉 |
| Off-Cut / Vicinal | 0.5°–6.0° toward 〈110〉, 〈111〉, or 〈211〉 |
| Tolerance | ±0.1° standard, ±0.05° precision |
| Flat Alignment | SEMI M1 primary/secondary flat or notch |
| Wafer ID Laser Mark | SEMI T7 OCR-compatible, alphanumeric, dot-matrix |
〈100〉 방향 — CMOS 및 VLSI 표준
- 열 SiO2를 사용한 최저 인터페이스 트랩 밀도(Dit)
- CMOS 로직, DRAM, NAND 플래시에 대한 업계 표준
- 이방성 습식 에칭(KOH, TMAH)에 최적
- 모든 주요 파운드리 공정과 호환 가능
〈111〉 오리엔테이션 — MEMS 및 전력소자
- 알칼리 용액에서 가장 느린 식각 속도 - 식각 정지 층에 이상적
- 대량 미세 가공 MEMS(압력 센서, 가속도계)에 적합
- III-V 층의 에피택시 성장을 위한 높은 원자 밀도
- IGBT, 사이리스터 및 전력 다이오드 기판에 공통
실리콘 또는 특수 MEMS 구조에서 III-V 재료의 헤테로에피택셜 성장을 위해 0.5°~6.0°의 제어된 미스컷 각도를 갖춘 오프컷(주변) 웨이퍼를 사용하여 단계 흐름 성장을 촉진하고 역위상 도메인 형성을 억제할 수 있습니다. 에피택셜 공정 창에 대해 맞춤형 오프컷 방향과 각도 조합을 지정할 수 있습니다.
두께 맞춤화
웨이퍼 두께는 기계적 강도, 열 질량, RF 성능 및 다이 처리 수율에 직접적인 영향을 미칩니다. 우리는 3D IC 스태킹 및 유연한 전자 장치를 위한 초박형 100μm부터 대용량 CMOS 제조를 위한 표준 725μm까지 웨이퍼를 공급하며, 엄격한 총 두께 변화(TTV) 제어를 통해 전체 웨이퍼 표면에 걸쳐 균일한 처리를 보장합니다.
| 매개변수 | 사용 가능한 범위/값 |
|---|---|
| Standard Range | 200μm–1000μm |
| Ultra-Thin | 100μm–200μm (ground + stress-relieved) |
| TTV (Total Thickness Variation) | < 2μm standard, < 1μm tight |
| Bow | < 30μm standard, < 10μm tight |
| Warp | < 40μm standard, < 15μm tight |
| Surface Roughness (Ra) | < 0.5nm CMP, < 5nm DSP, < 50nm lapped |
초박형 웨이퍼(< 200μm)는 응력 제거 연삭 및 연마로 처리되어 표면 아래 손상과 뒤틀림을 최소화합니다. 나노임프린트 리소그래피 템플릿 또는 웨이퍼 본딩과 같이 극도의 평탄도를 요구하는 애플리케이션의 경우 TTV는 < 1μm가 가능합니다. 모든 두께 매개변수는 전체 웨이퍼 매핑을 통한 비접촉 정전 용량 측정을 통해 검증됩니다.
표면 마감 옵션
표면 마감은 에피택셜 성장 품질, 웨이퍼 결합 강도, 입자 접착 및 리소그래피 해상도를 결정합니다. 다섯 가지 마감 등급 중에서 선택하세요. 각각은 특정 다운스트림 처리 요구 사항에 최적화되어 있습니다. 모든 웨이퍼는 포장 전에 ISO 클래스 4 클린룸 표준에 따라 세척 및 검사됩니다.
CMP 광택
화학-기계적 평탄화. 에피택시 성장 및 직접 웨이퍼 결합을 위해 나노미터 미만의 표면 거칠기를 갖는 단면 또는 양면 연마 웨이퍼입니다.
- Ra < 0.5nm (AFM, 10×10μm scan)
- Haze < 0.2 ppm (SP1/Tencor)
- Available single-side or double-side
단면 광택 처리(SSP)
전면은 장치 등급 마감(< 0.5nm Ra)으로 연마되고 후면은 에칭 또는 래핑 처리됩니다. 장치 측면에만 광학 품질 표면이 필요한 응용 분야를 위한 비용 효율적인 옵션입니다.
- Front: CMP (Ra < 0.5nm)
- Back: bright-etched or lapped
- SEMI M1 compliant
양면 광택(DSP)
양면을 광택 처리하여 고품질 마감 처리했습니다. 웨이퍼 통과 기능, 광학 응용 분야 및 두 표면 모두 깨끗해야 하는 웨이퍼 본딩을 갖춘 MEMS 제조에 필요합니다.
- Both sides Ra < 0.5nm
- Improved wafer flatness
- 200mm and 300mm available
Epi-Ready 마감
에피택셜 성장에 최적화된 매우 깨끗하고 입자가 없는 표면입니다. 1nm 미만으로 제어되는 기본 산화물. HF-지속 또는 오존-지속 청정 공정이 가능합니다. 질소 퍼지 포장으로 배송됩니다.
- Native oxide < 5Å (ellipsometry)
- COP-free for high-quality epi
- N₂-purged packaging
랩핑 / 애즈컷
대량 기계 응용 분야, 열 테스트 웨이퍼 및 광학 등급 표면이 필요하지 않은 공정 개발을 위한 경제적인 마감 처리입니다. 표면 거칠기는 일반적으로 0.2–0.5μm Ra입니다.
- Ra 0.5–5.0μm
- Fast delivery
- Bulk pricing available
뒷면 처리
웨이퍼 뒷면은 열 처리 중 금속 불순물을 얻는 것부터 수직 전력 장치에 전기적 접촉을 제공하는 것까지 장치 성능에 중요한 역할을 합니다. 엔지니어링된 후면 처리로 수율이 향상되고, 캐리어 수명이 향상되며, 고급 패키징 통합이 가능해졌습니다.
게터링 - 금속 오염물질 제어
- 고유 게터링(IG): 내부 트랩을 위한 BMD 가공 산소 침전물
- 폴리실리콘 뒷면: 입자 경계 밀도가 높은 CVD 폴리 실리콘 층
- 인 확산: 중금속 게터링을 위한 P 도핑된 뒷면 층
- 뒷면 손상: 외부 게터링에 대한 제어된 기계적 손상(샌드블래스트, 홈 가공)
유전체 뒷면 - 절연 및 패시베이션
- 열 SiO2: SOI 유사 구조의 전기 절연을 위한 100nm~2μm
- LPCVD Si₃N₄: 확산 장벽 및 패시베이션 층
- PECVD SiO2/Si₃N₄ 스택: CMOS 이후를 위한 저온 유전체 처리
- ALD Al₂O₃/HfO₂: 고급 장치 절연을 위한 High-κ 유전체
특수 소재 등급
표준 도핑 및 표면 사양 외에도 고급 장치 아키텍처에는 엔지니어링된 벌크 재료 특성이 필요한 경우가 많습니다. 당사의 특수 소재 등급은 대량 제조 시 장치 수율과 신뢰성에 직접적인 영향을 미치는 매개변수인 산소 석출 거동, 결정 결함 밀도 및 표면 아래 손상을 다룹니다.
뒷면 산화물 / 폴리실리콘
고온 처리 중 금속 불순물을 제거하기 위해 웨이퍼 뒷면에 열 산화물 또는 증착된 폴리실리콘 층. 전력 장치의 대량 수명을 유지하는 데 필수적입니다.
대량 미세 결함(BMD) 엔지니어링
금속 불순물에 대한 내부 게터링 사이트를 생성하기 위해 산소 침전을 제어합니다. 열 예산 및 장치 아키텍처 요구 사항에 맞게 조정된 BMD 밀도 및 노출되지 않은 영역 깊이.
결정 유래 입자(COP) 제어
결함에 민감한 응용 분야를 위한 COP가 없거나 COP가 감소된 실리콘 웨이퍼입니다. 최적화된 결정 성장 매개변수와 성장 후 어닐링을 통해 달성됩니다. 고급 CMOS 및 플래시 메모리의 게이트 산화물 무결성에 중요합니다.
응용
품질 및 인증
모든 맞춤형 웨이퍼 로트는 4점 프로브 저항률 맵(풀 웨이퍼), 도핑 농도 검증(SIMS 또는 SRP), 결정 방향 검증(XRD), 두께 맵, 표면 거칠기 측정(AFM 또는 광학 프로파일로메트리) 및 입자 수(IEST-STD-CC1246에 따라)를 포함한 포괄적인 분석 인증서와 함께 제공됩니다.
당사의 품질 관리 시스템은 ISO 9001:2015 인증을 받았으며 SEMI M1–M83 표준을 완벽하게 준수하여 운영됩니다. 결정 성장부터 최종 검사까지 모든 과정은 구매 주문서와 로트 번호를 추적할 수 있습니다. 근본 원인 분석과 지속적인 개선을 지원하기 위해 모든 생산 로트에서 분할 샘플을 5년 동안 보관합니다.