프로세스 선택 가이드
귀하의 장치 애플리케이션에 적합한 MEMS 및 반도체 프로세스 선택 - 결정 매트릭스 및 절충 분석.
개요
기판부터 포장까지 일반적인 장치 유형의 대표적인 프로세스 흐름에 대한 참조 가이드입니다.
대표적인 프로세스 흐름
MEMS Inertial Sensor Flow
Starting substrate → Thermal SiO₂ isolation → Si₃N₄ protection → DRIE structural etch → HF vapor release → Wafer bonding hermetic cap
CMOS SOI Device Flow
SOI wafer (pre-bonded or SIMOX) → STI trench etch and fill → Gate stack (thermal SiO₂ + poly-Si or high-k/metal) → Spacer (LPCVD Si₃N₄ + RIE) → Silicidation → PECVD ILD/damascene metallization
GaN HEMT Power Device Flow
GaN-on-Si epi-wafer → Mesa isolation (DRIE or RIE) → Gate recess AlGaN etch → Gate metallization (Ni/Au or TiN) → Passivation (PECVD SiNx) → Ohmic contact (Ti/Al/Ni/Au) → Field plate and final passivation
TSV & 3D Interposer Flow
Device wafer → TSV DRIE (10:1 AR, Bosch) → Sidewall liner (thermal SiO₂ or ALD Al₂O₃) → Barrier/seed PVD (TiW/Cu) → TSV Cu electroplating fill → CMP planarize → Backside thinning (grind + CMP) → TSV reveal → RDL build
Silicon Photonics PIC Flow
SOI wafer (220nm Si / 2μm BOX) → Waveguide pattern (DUV or e-beam litho) → Si etch (cryo or Bosch DRIE) → SiO₂ upper cladding PECVD → CMP planarize → Grating coupler etch → Ge epitaxy for photodetectors → Metal contacts → Dicing and fiber attach
SAW / BAW Filter Flow
Piezoelectric substrate (LiNbO₃ or AlN/Si) → IDT metallization (Al, 100–200nm) → Lift-off patterning or RIE etch → Wafer-level cap bonding (Si or glass cap) → Hermetic seal (eutectic Au–Sn) → Dicing and package
Power SiC MOSFET Flow
4H-SiC substrate + n-type epi → P-well implant (Al, high-T activation 1700°C) → Gate oxide (thermal + NO anneal) → Poly-Si gate → ILD (PECVD SiO₂/SiNx) → Ohmic contacts (Ni, RTA) → Source metal (Al) → Final passivation → Backside drain (Ni/Ag)
Microbolometer / IR Sensor Flow
CMOS ROIC wafer → Sacrificial polyimide → Sensing layer (VOx or a-Si) → Electrode via etch → Metal reflector → Sacrificial layer release (O₂ plasma ashing) → Wafer-level vacuum packaging (Si cap with getter, eutectic bond)
Fan-Out WLP Flow
Known-good die → Face-down placement on carrier → EMC molding → Carrier debond → RDL build (PECVD ILD + Cu plating, 1–4 layers) → UBM → Solder bump or Cu pillar → Backside protect → Test and singulation
이 가이드를 사용하는 방법
아래의 각 흐름은 일반적으로 관련된 기판, 재료 및 프로세스 단계를 강조합니다. 모든 설계에는 고유한 요구 사항이 있으므로 이를 전체 사양이 아닌 시작점으로 사용하십시오.
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