材料客製化
根據您的確切器件要求定制半導體基板材料特性 — 電阻率、摻雜曲線、晶體取向、厚度和表面處理。
概述
標準現貨晶圓可滿足許多應用，但突破性器件通常需要精確定制的材料特性，這些無法透過目錄規格滿足。我們的材料客製化服務讓您定義器件物理所需的確切電阻率範圍、摻雜曲線、晶體取向、厚度和表面狀態 — 然後我們根據這些規格採購或製造晶圓。
每筆客製化訂單均由ISO 9001認證製程支持，並經完整材料驗證——電阻率與摻雜濃度以SIMS或四點探針驗證，晶體取向以X光繞射確認，每批出貨均附合格證明。
電阻率客製化
電阻率是半導體基板最基本的電氣特性，決定載流子濃度和器件行為。我們提供從重摻雜（低於0.005 Ω·cm，用於低電阻歐姆接觸）到超高電阻率（>10,000 Ω·cm，用於射頻和光子學應用）的精確電阻率定制，每個晶圓批次均經49點全晶圓四點探針映射驗證。
| 參數 | 可用範圍 / 值 |
|---|---|
| Resistivity Range | 0.001–10,000 Ω·cm (custom narrow bands available) |
| Tolerance | ±5% standard, ±2% tight, ±1% ultra-tight |
| Radial Uniformity | ≤ 3% variation (4PP, 49-point map) |
| P-type Dopants | Boron (B) — 0.001–10,000 Ω·cm |
| N-type Dopants | Phosphorus (P), Arsenic (As), Antimony (Sb) |
| Intrinsic / High-Res | > 1,000 Ω·cm (FZ, neutron-transmutation doped) |
| Heavily Doped | < 0.005 Ω·cm (N+ Sb, P+ B for epi substrates) |
| Measurement Method | 4-point probe, eddy current, Hall effect per SEMI MF84 |
對於需要極嚴格電阻率窗口的應用 — 如功率MOSFET漂移區、IGBT緩衝層或精密類比電路 — 我們提供±1%超緊公差和優於2%的徑向均勻性。中子嬗變摻雜（NTD）是我們針對最嚴苛的高電阻率應用的首選方法，在這些應用中，原子級別的摻雜均勻性不可妥協。
摻雜曲線工程
除了體電阻率，摻雜曲線 — 包括摻雜物種、濃度梯度和軸向均勻性 — 決定載流子遷移率、壽命和結特性。從硼（B）、磷（P）、砷（As）或銻（Sb）摻雜劑中選擇，每種均提供不同的擴散行為和電活化特性，以匹配您的特定熱預算和器件架構。
P型（硼摻雜）
以硼摻雜的矽晶圓，用於正載流子（電洞）傳導。提供從重摻雜到近本徵的精確控制電阻率，在整個晶圓表面具有嚴格公差。
N型（磷/銻）
以磷或銻摻雜的矽晶圓，用於負載流子（電子）傳導。相比P型具有更高的電子遷移率，可實現優異的高頻器件性能。
本徵/高電阻率
超高電阻率矽（> 10 kΩ·cm），用於射頻基板、光電探測器和輻射感測器。最小的自由載流子吸收，適用於低損耗高頻應用。透過浮區精煉或精確補償摻雜實現。
晶體取向選擇
晶體取向影響各向異性蝕刻行為、載流子遷移率、氧化層生長速率和界面陷阱密度。選擇最佳化器件的取向 — 無論是CMOS邏輯和VLSI的行業標準〈100〉、MEMS體微加工和功率器件的〈111〉，還是先進晶體管通道中高空穴遷移率的〈110〉。
| 參數 | 可用範圍 / 值 |
|---|---|
| Standard Orientations | 〈100〉, 〈111〉, 〈110〉 |
| Off-Cut / Vicinal | 0.5°–6.0° toward 〈110〉, 〈111〉, or 〈211〉 |
| Tolerance | ±0.1° standard, ±0.05° precision |
| Flat Alignment | SEMI M1 primary/secondary flat or notch |
| Wafer ID Laser Mark | SEMI T7 OCR-compatible, alphanumeric, dot-matrix |
〈100〉取向 — CMOS和VLSI標準
- 與熱SiO2的最低界面陷阱密度（Dit）
- CMOS邏輯、DRAM、NAND快閃記憶體的行業標準
- 適合各向異性濕法蝕刻（KOH、TMAH）
- 與所有主要代工廠製程相容
〈111〉取向 — MEMS和功率器件
- 在鹼性溶液中蝕刻速率最慢 — 理想的蝕刻停止層
- 體微加工MEMS的首選（壓力感測器、加速度計）
- 更高的原子密度，適合III-V層磊晶生長
- 常見於IGBT、閘流體和功率二極體基板
對於在矽上異質磊晶生長III-V材料或特殊MEMS結構，提供具有受控偏向角（0.5°至6.0°）的偏向晶圓，以促進階梯流生長並抑制反相疇形成。可根據您的磊晶製程窗口指定客製的偏向方向和角度組合。
厚度客製化
晶圓厚度直接影響機械強度、熱質量、射頻性能和晶粒處理良率。我們提供從用於3D IC堆疊和柔性電子產品的超薄100μm晶圓，到用於大規模CMOS製造的725μm標準晶圓，具有嚴格的總厚度變化（TTV）控制，確保整個晶圓表面的均勻加工。
| 參數 | 可用範圍 / 值 |
|---|---|
| Standard Range | 200μm–1000μm |
| Ultra-Thin | 100μm–200μm (ground + stress-relieved) |
| TTV (Total Thickness Variation) | < 2μm standard, < 1μm tight |
| Bow | < 30μm standard, < 10μm tight |
| Warp | < 40μm standard, < 15μm tight |
| Surface Roughness (Ra) | < 0.5nm CMP, < 5nm DSP, < 50nm lapped |
超薄晶圓（< 200μm）採用應力釋放研磨和拋光製程，以最小化次表面損傷和翹曲。對於需要極高平坦度的應用 — 如奈米壓印模板或晶圓鍵合 — 可達成低至 < 1μm 的TTV。所有厚度參數均通過非接觸電容測量及全晶圓映射進行驗證。
表面處理選項
表面處理決定磊晶生長品質、晶圓鍵合強度、顆粒附著力和光刻解析度。從五種不同的表面處理等級中選擇 — 每種均針對特定的下游加工要求進行優化。所有晶圓在包裝前均在ISO 4級潔淨室標準下進行清潔和檢查。
CMP拋光
化學機械平坦化。單面或雙面拋光晶圓，具有次奈米表面粗糙度，用於磊晶生長和直接晶圓鍵合。
- Ra < 0.5nm (AFM, 10×10μm scan)
- Haze < 0.2 ppm (SP1/Tencor)
- Available single-side or double-side
單面拋光（SSP）
正面拋光至器件級表面（< 0.5nm Ra），背面蝕刻或研磨。當僅器件面需要光學品質表面時的經濟選擇。
- Front: CMP (Ra < 0.5nm)
- Back: bright-etched or lapped
- SEMI M1 compliant
雙面拋光（DSP）
雙面拋光至高品質表面。具有貫穿晶圓特徵的MEMS製造、光學應用和需要兩個表面均無瑕疵的晶圓鍵合所必需。
- Both sides Ra < 0.5nm
- Improved wafer flatness
- 200mm and 300mm available
磊晶準備表面
針對磊晶生長優化的超潔淨、無顆粒表面。自然氧化層控制在< 1nm。提供HF-last或臭氧-last清潔製程。在氮氣吹掃包裝中運輸。
- Native oxide < 5Å (ellipsometry)
- COP-free for high-quality epi
- N₂-purged packaging
研磨/切割態
用於不需要光學級表面的批量機械應用、熱測試晶圓和製程開發的經濟表面處理。表面粗糙度通常為0.2–0.5μm Ra。
- Ra 0.5–5.0μm
- Fast delivery
- Bulk pricing available
背面處理
晶圓背面在器件性能中扮演關鍵角色 — 從熱處理過程中吸附金屬雜質到為垂直功率器件提供電接觸。經過工程設計的背面處理可提升良率、改善載流子壽命，並實現先進封裝整合。
吸雜 — 金屬污染物控制
- 本徵吸雜（IG）： 經BMD工程設計的氧沉澱物，用於內部捕獲
- 多晶矽背面： CVD多晶矽層，具有高晶界密度
- 磷擴散： P摻雜背面層，用於重金屬吸雜
- 背面損傷： 受控機械損傷（噴砂、開槽），用於非本徵吸雜
介電質背面 — 隔離與鈍化
- 熱SiO₂： 100nm–2μm，用於類SOI結構的電氣隔離
- LPCVD Si₃N₄： 擴散阻擋層和鈍化層
- PECVD SiO₂/Si₃N₄堆疊： 低溫介電質，用於後CMOS處理
- ALD Al₂O₃/HfO₂： 高κ介電質，用於先進器件隔離
特殊材料等級
除了標準摻雜和表面規格之外，先進的器件架構通常需要經過工程設計的體材料特性。我們的特殊材料等級涵蓋氧沉澱行為、晶體缺陷密度和次表面損傷 — 這些參數直接影響大規模製造中的器件良率和可靠性。
背面氧化層/多晶矽
晶圓背面的熱氧化層或沉積多晶矽層，用於高溫處理期間吸附金屬雜質。對於維持功率器件的體壽命至關重要。
體微缺陷（BMD）工程
可控的氧沉澱以創建金屬雜質的內部吸附位點。BMD密度和剝蝕區深度根據您的熱預算和器件架構要求定制。
晶體起源顆粒（COP）控制
無COP或減少COP的矽晶圓，用於缺陷敏感應用。透過優化的晶體生長參數和生長後退火實現。對於先進CMOS和快閃記憶體中的閘極氧化層完整性至關重要。
應用
品質與認證
每個客製晶圓批次附帶全面的分析證書，包括：四點探針電阻率圖（全晶圓）、摻雜濃度驗證（SIMS或SRP）、晶體取向驗證（XRD）、厚度圖、表面粗糙度測量（AFM或光學輪廓儀）和微粒計數（依IEST-STD-CC1246）。
我們的品質管理系統通過ISO 9001:2015認證，並完全符合SEMI M1–M83標準。從晶體生長到最終檢查的每個製程都可追溯到您的採購訂單和批次號。我們保留每個生產批次的對分樣品5年，以支援根本原因分析和持續改進。