Da die Halbleiterindustrie mit dem langsameren Tempo des Mooreschen Gesetzes kämpft, hat sich fortschrittliche Halbleiterverpackung als kritischer Weg zur Verbesserung der Systemleistung und Senkung der Kosten herauskristallisiert. Dieser ausführliche Bericht untersucht die Technologien, Marktdynamiken und Hauptakteure, die die Zukunft der Chip-Verpackung gestalten, und geht über die traditionelle Skalierung hinaus, um eine höhere Integration und Funktionalität zu erreichen.

Die Rolle der Verpackung in der Halbleiter-Wertschöpfungskette

Verpackung ist ein entscheidender Schritt im Halbleiterherstellungsprozess, der dazu dient, den empfindlichen Die zu schützen, elektrische Verbindungen herzustellen und Wärme abzuleiten. Sie überbrückt die Lücke zwischen der mikroskopischen Welt des Chips und der makroskopischen Welt der Leiterplatte (PCB). Die Hauptziele der Verpackung sind der Schutz des Chips, die Unterstützung seiner physischen Struktur, die Verbindung seiner Elektroden mit externen Schaltungen und die Verbesserung der thermischen Leistung.

Verpackungsmaterialien sind typischerweise Kunststoff, Keramik oder Metall. Kunststoff ist am gebräuchlichsten und kostengünstigsten, bietet aber die geringste Wärmeableitung. Keramik bietet ein besseres Wärmemanagement, ist aber teurer. Metall bietet die beste thermische Leistung, erfordert jedoch eine Isolierschicht und wird daher oft als Kappe auf Kunststoff- oder Keramikgehäusen verwendet.

Verpackungen können nach ihrer Verbindungsstruktur kategorisiert werden. Interne Verpackung bezieht sich auf die Verbindung zwischen dem Die und seinem Träger (Leadframe oder Substrat), wobei gängige Methoden Drahtbonden (WB) und Flip-Chip (FC) umfassen. Externe Verpackung ist die sichtbare Form, die den Träger mit der Leiterplatte verbindet, wie QFP, QFN und BGA. Wafer-Level-Packaging (WLP) umgeht herkömmliche Träger und verbindet den Die direkt mit der Leiterplatte.

Warum fortschrittliche Verpackung? Das Gebot nach dem Mooreschen Gesetz

Jahrzehntelang verließ sich die Industrie darauf, die Transistorgrößen zu verkleinern, um die Leistung alle 18-24 Monate zu verdoppeln, ein Trend, der als Mooresches Gesetz bekannt ist. Mit zunehmender Komplexität und Kosten der Prozessknoten sind jedoch die Kosten und die Zeit für jede neue Generation stark gestiegen. Dies hat zu einem Paradigmenwechsel geführt, bei dem die Systemintegration, nicht die reine Transistorskalierung, der Schlüssel zur Leistungssteigerung ist.

Fortschrittliche Verpackung ermöglicht diese Integration, indem mehrere Dies oder Chiplets in einem einzigen Gehäuse kombiniert werden. Dieser Ansatz bietet mehrere Vorteile:

  • Kostenreduzierung: Die Herstellung kleinerer Dies verbessert die Ausbeute und senkt die Kosten. Diese Dies können dann in einem einzigen Gehäuse integriert werden, wie bei AMDs Chiplet-Architektur zu sehen ist.
  • Leistungssteigerungen: Durch die Integration von Dies mit Hochbandbreiten-Verbindungen kann die Leistung erheblich gesteigert werden. Apples M1 Ultra-Chip, der zwei M1 Max-Dies mit TSMCs InFO-LSI-Technologie kombiniert, ist ein Paradebeispiel.
  • Heterogene Integration: Dies, die auf verschiedenen Prozessknoten hergestellt wurden (z.B. Logik und Speicher), können kombiniert werden, um Leistung und Kosten für jede Funktion zu optimieren.

Wichtige fortschrittliche Verpackungstechnologien

Fortschrittliche Verpackung wird grob in substratbasierte und Wafer-Level-Kategorien unterteilt, jede mit ihren eigenen Technologien und Anwendungen.

Substratbasierte Verpackung

Diese Gehäuse verwenden ein Substrat oder Interposer, um mehrere Dies zu verbinden.

  • FCBGA (Flip-Chip Ball Grid Array): Diese Technologie kombiniert Flip-Chip-Verbindungen mit einem BGA-Substrat. Sie bietet hervorragende elektrische Leistung, hohe I/O-Dichte und gute Wärmeableitung und ist ideal für Hochleistungs-ASICs, CPUs und GPUs.
  • Embedded SiP (System-in-Package): Dies werden direkt in das Substrat eingebettet, wodurch Verbindungsabstände reduziert und Energieeffizienz sowie thermische Leistung verbessert werden. Dies wird häufig in Leistungsmanagement-ICs und Sensoren verwendet.

Wafer-Level-Packaging (WLP)

WLP wird auf dem Wafer vor dem Vereinzeln durchgeführt, was ein kleineres endgültiges Gehäuse ermöglicht.

  • Fan-In WLP: Die Gehäusegröße entspricht im Wesentlichen der Die-Größe. Es wird für Anwendungen mit begrenzter Anzahl von I/Os verwendet, wie Leistungsmanagement- und HF-Chips.
  • Fan-Out WLP: Das Gehäuse erstreckt sich über die Die-Fläche hinaus, was mehr I/Os ermöglicht. Dies wird durch Rekonstitution des Wafers mit einem Mold-Compound und Erstellung einer Umverteilungsschicht (RDL) erreicht. Es wird für Hochleistungs- und Niedrigenergieanwendungen in Mobilgeräten verwendet.

2.5D- und 3D-Integration

Dies sind die fortschrittlichsten Verpackungstechnologien, die eine hochdichte vertikale und horizontale Integration ermöglichen.

  • 2.5D-Integration: Dies werden nebeneinander auf einem Silizium-Interposer platziert, der TSVs (Through-Silicon Vias) für Hochbandbreiten-Verbindungen enthält. Dies wird für Hochleistungsrechnen und Netzwerkanwendungen verwendet.
  • 3D-Integration: Dies werden vertikal gestapelt und durch TSVs und Micro-Bumps verbunden. Dies bietet die höchste Dichte und Leistung, ist aber auch am komplexesten. TSMCs SoIC und Intels Foveros sind führende Beispiele.

Marktausblick und Wachstumstreiber

Der Markt für fortschrittliche Verpackung steht vor einem signifikanten Wachstum. Laut Yole wird der globale Markt für fortschrittliche Verpackung von 30,4 Milliarden US-Dollar im Jahr 2020 auf über 50 Milliarden US-Dollar bis 2025 wachsen, eine CAGR von über 10%. Dieses Wachstum wird durch mehrere Faktoren angetrieben:

  • Nachfrage aus 5G und IoT: Die Verbreitung von 5G-Geräten und IoT-Anwendungen erfordert hochintegrierte, miniaturisierte Gehäuse wie SiP für HF-Module und Sensoren.
  • Hochleistungsrechnen (HPC): Der Bedarf an schnelleren und effizienteren Prozessoren für KI, Rechenzentren und autonomes Fahren treibt die Nachfrage nach 2.5D/3D-Verpackung und Chiplet-basierten Designs an.
  • Unterhaltungselektronik: Der Trend zu dünneren, leichteren und funktionsreicheren Mobilgeräten treibt die Einführung von Wafer-Level- und Fan-Out-Verpackungen voran.

Der SiP-Markt wird bis 2025 voraussichtlich 18,8 Milliarden US-Dollar erreichen, während der 2.5D/3D-Markt auf 11,8 Milliarden US-Dollar prognostiziert wird. Fan-Out-Wafer-Level-Packaging ist das am schnellsten wachsende Segment mit einer CAGR von fast 20%.

Wettbewerbslandschaft: Foundries, IDMs und OSATs

Die Landschaft der fortschrittlichen Verpackung wird zunehmend wettbewerbsintensiver, da Akteure aus verschiedenen Teilen der Halbleiter-Wertschöpfungskette um Marktanteile kämpfen.

  • Foundries (z.B. TSMC, Samsung): Diese Unternehmen nutzen ihre fortschrittlichen Waferfertigungskapazitäten, um hochmoderne Verpackungslösungen wie CoWoS, InFO und SoIC anzubieten. Sie sind besonders stark in 2.5D/3D- und Fan-Out-Technologien.
  • IDMs (z.B. Intel): Intel hat eigene fortschrittliche Verpackungstechnologien wie EMIB und Foveros entwickelt, hauptsächlich für seine eigenen Produkte.
  • OSATs (z.B. ASE, JCET, Amkor): Diese externen Montage- und Testunternehmen konzentrieren sich auf SiP und andere Verpackungsformen. Sie haben eine starke Position in der heterogenen Integration und sind Schlüsselakteure im SiP-Markt.

Während Foundries die fortschrittlichsten 2.5D/3D-Technologien dominieren, werden OSATs voraussichtlich in SiP und anderen Bereichen stark bleiben und von der breiten Nachfrage nach Systemintegration profitieren.

Chinas fortschrittliche Verpackungsindustrie

China ist ein wichtiger Akteur im globalen Verpackungsmarkt, angetrieben durch die große inländische Nachfrage nach Halbleitern. Der Markt für fortschrittliche Verpackung in China wurde 2020 auf über 90 Milliarden RMB geschätzt und wächst aufgrund des Drucks auf inländische Selbstversorgung schnell.

Zu den wichtigsten chinesischen OSATs gehören:

  • JCET (Jiangsu Changjiang Electronics Technology): Das größte OSAT in China, das eine breite Palette fortschrittlicher Verpackungstechnologien einschließlich FC, SiP und 2.5D/3D anbietet.
  • Tongfu Microelectronics: Spezialisiert auf High-End-Verpackung für CPUs und GPUs, mit starken Fähigkeiten in Flip-Chip- und Chiplet-Verpackung.
  • Huatian Technology: Ein wichtiger Akteur mit Fokus auf traditionelle Verpackung, der sich in fortschrittliche Bereiche wie CIS (CMOS-Bildsensor)-Verpackung und SiP ausdehnt.
  • China WLCSP (Jingfang Technology): Ein führendes Unternehmen in der Wafer-Level-Verpackung für Sensoren, das durch seine spezialisierte Ausrichtung hohe Margen erzielt.

Diese Unternehmen investieren stark in fortschrittliche Verpackungskapazitäten und -technologien und positionieren sich, um vom anhaltenden Trend der inländischen Substitution zu profitieren.

Fazit

Fortschrittliche Halbleiterverpackung ist nicht länger nur ein Backend-Prozess; sie ist eine strategische Technologie zur Verlängerung der Vorteile des Mooreschen Gesetzes. Da sich die Industrie in Richtung heterogener Integration und Chiplet-basierter Designs bewegt, wird die Rolle der Verpackung bei der Bestimmung von Systemleistung, Kosten und Formfaktor weiter zunehmen. Mit einer dynamischen Wettbewerbslandschaft und starken Markttreibern wird sich fortschrittliche Verpackung als Eckpfeiler der Halbleiterindustrie für das nächste Jahrzehnt und darüber hinaus etablieren.

Quelle: Originaler WeChat-Artikel