공팩키지 광학(CPO)이란?
공팩키지 광학(CPO)은 실리콘 포토닉스 광 엔진을 스위치, 가속기 또는 컴퓨트 ASIC과 동일한 패키지에 통합하는 고급 패키징 아키텍처입니다. 스위치 전면 패널에 광 트랜시버를 연결하는 대신, CPO는 광-전기 변환을 칩 바로 옆의 공유 인터포저 또는 기판에 배치합니다. 그 결과 전기적 상호 연결 거리가 획기적으로 짧아지고, 전력 소비가 낮아지며, 대역폭 밀도가 훨씬 높아집니다.
CPO 모듈에서 도파로, 변조기, 광검출기를 포함하는 광집적회로(PIC)는 전기 드라이버 및 트랜스임피던스 증폭기(TIA) 다이와 함께 본딩됩니다. 이 광 엔진은 미세 피치 RDL과 마이크로 범프를 통해 수십 센티미터가 아닌 수 밀리미터 거리에서 호스트 ASIC과 통신합니다. AI 규모 패브릭을 구축하는 네트워크 설계자에게 CPO는 전력 장벽에 부딪히지 않고 800G, 1.6T, 3.2T 포트 속도를 달성할 수 있는 가장 신뢰할 수 있는 경로를 나타냅니다.
CPO가 등장한 이유: AI 데이터 센터의 병목 현상
인공지능 워크로드, 특히 대규모 언어 모델 훈련 및 추론은 데이터 센터 네트워킹의 규칙을 재정의했습니다. 단일 AI 훈련 클러스터는 수만 개의 가속기를 포함할 수 있으며, 모든 가속기 쌍은 네트워크 패브릭을 통해 저지연, 고대역폭 연결이 필요합니다. 이러한 부하에서 기존 플러거블 광학은 세 가지 하드 한계에 직면합니다:
- 전력 밀도. 800G 플러거블 트랜시버와 전기 드라이버 회로는 포트당 15-30와트를 소비할 수 있습니다. 하이퍼스케일 포트 수에서 광학은 총 네트워크 전력의 30-50%를 소비할 수 있으며, AI 클러스터는 이 전력을 컴퓨팅에 사용하고 싶어합니다.
- 신호 무결성. 레인당 112Gbps 및 224Gbps에서 전기 신호는 긴 PCB 트레이스에서 무결성을 잃습니다. 설계자는 SerDes에 값비싼 이퀄라이제이션, 리타이밍, DSP를 추가해야 하며, 이는 실리콘 면적과 더 많은 전력을 소모합니다.
- 전면 패널 대역폭 제한. 스위치는 전면 패널에 제한된 수의 QSFP-DD 또는 OSFP 포트만 수용할 수 있어, AI 패브릭이 더 많은 대역폭을 요구할 때 총 대역폭을 제한합니다.
CPO는 이러한 한계를 극복하기 위해 개발되었습니다. 광 엔진을 패키지 안으로 이동함으로써 CPO는 전기 경로를 밀리미터로 단축하고, 포트당 전력을 약 30-50% 줄이며, 대역폭 밀도를 배가시킵니다. 전력과 공간이 제약 조건인 AI 데이터 센터에서 공팩키지 광학은 점진적 개선이 아니라 아키텍처상 필수입니다.
CPO vs. 플러거블 광 트랜시버
아래 표는 데이터 센터 설계자에게 가장 중요한 차원에서 공팩키지 광학과 기존 플러거블 광 트랜시버를 비교합니다.
| 속성 | 플러거블 트랜시버 | 공팩키지 광학 |
|---|---|---|
| 광 엔진 위치 | 전면 패널 모듈 (QSFP-DD / OSFP) | 패키지 내부, ASIC 옆 |
| 전기적 도달 거리 | 10-30cm PCB 트레이스 | 인터포저에서 밀리미터 |
| 포트당 전력 | 15-30W (SerDes 포함) | 약 5-10W |
| 대역폭 밀도 | 전면 패널 포트에 제한 | 패키지 면적에 따라 확장 |
| 신호 무결성 | 레인당 112/224Gbps에서 어려움 | 짧은 링크, 완화된 이퀄라이제이션 |
| 서비스 용이성 | 현장에서 핫스왑 가능 | 현장 교체 불가 |
| 성숙도 | 성숙, 대량 배포 | 초기 생산, 빠르게 확대 중 |
트레이드오프는 명확합니다: 플러거블 광학은 유연하고 서비스가 쉽지만, CPO는 하이퍼스케일에서 전력, 밀도, 비트당 비용에서 결정적으로 우세하며, 이는 AI 데이터 센터가 계속 확장할 수 있는지 결정하는 지표입니다.
CPO 뒤의 웨이퍼 레벨 및 고급 패키징
공팩키지 광학은 근본적으로 패키징 문제입니다. 모든 CPO 설계는 칩렛, HBM 스택, 고성능 컴퓨팅을 위해 원래 개발된 웨이퍼 레벨 프로세스와 고급 패키징 기술에 의존합니다.
실리콘 포토닉스 광 엔진
모든 CPO 모듈의 핵심에는 성숙한 CMOS 호환 프로세스를 사용하여 표준 실리콘 웨이퍼에 제조된 실리콘 포토닉스 PIC가 있습니다. PIC는 단일 다이에 격자 커플러, 도파로, 고속 변조기, 광검출기를 통합하여 반도체 경제성으로 광 기능을 제공합니다. 이 포토닉스 다이는 전기 드라이버 및 TIA 다이와 함께 패키징되어 완전한 광 엔진을 형성하며, 이는 CPO를 대규모로 제조 가능하게 만드는 빌딩 블록입니다.
칩렛 및 광 엔진의 2.5D 및 3D 공팩키징
대부분의 CPO 아키텍처는 2.5D 패키징을 사용합니다: 스위치 ASIC, 광 엔진, 지원 칩렛이 공유 인터포저에 나란히 배치되고, 미세 피치 RDL과 마이크로 범프로 연결되며, 패키지 기판에 실장됩니다. 새로운 3D 접근 방식은 포토닉스와 전자 장치를 수직으로 적층하여 풋프린트를 줄이고 지연 시간을 더 단축합니다. 두 경우 모두 인터포저는 중요한 링크이며, 수천 개의 고속 신호를 초저손실, 낮은 크로스토크, 실리콘 포토닉스와 스위치 다이 모두에 맞는 제어된 열팽창으로 전달해야 합니다.
TGV 유리 인터포저
유리 관통 비아(TGV)가 있는 유리 인터포저는 CPO의 선호 플랫폼이 되고 있습니다. 유리는 우수한 고주파 전기 성능, 실리콘 포토닉스에 맞게 조정할 수 있는 열팽창 계수, 초미세 라인 앤 스페이스 RDL에 필요한 표면 품질을 제공합니다. 인터포저 옵션을 평가하는 엔지니어를 위해 GINECHIP의 TGV 유리 웨이퍼 기판은 이러한 공팩키징 및 포토닉스 애플리케이션에 특별히 설계되었습니다.
광 엔진 인터커넥트용 RDL 및 범핑
재배선층과 마이크로 범핑은 광 엔진과 칩렛의 밀집된 I/O를 인터포저와 패키지에 물리적으로 연결합니다. 미세 피치 RDL은 신호 손실을 낮추고, 고밀도 이스케이프 라우팅을 지원하며, CPO가 요구하는 이종 통합을 가능하게 합니다. GINECHIP은 설계 지원부터 전체 웨이퍼 처리까지 이러한 공팩키징 플로우를 위해 RDL 및 범프 웨이퍼 서비스를 제공합니다.
GINECHIP이 지원 기판 및 프로세스를 공급하는 방법
GINECHIP은 공팩키지 광학을 가능하게 하는 기판과 웨이퍼 레벨 프로세스의 원스톱 공급업체로 자리매김하고 있습니다. 원자재 웨이퍼부터 완성된 인터포저까지, GINECHIP은 CPO 공급망의 중요한 단계를 다룹니다:
- TGV 유리 인터포저, 포토닉스 공팩키징을 위한 우수한 RF 성능과 CTE 매칭을 갖춘 유리 관통 비아 웨이퍼.
- RDL 및 범프 처리, 광 엔진, 칩렛, 스위치 ASIC을 연결하는 미세 피치 재배선 및 마이크로 범핑.
- 실리콘 웨이퍼 기판, 실리콘 포토닉스 PIC 제조 및 인터포저 제조를 위한 고품질 실리콘 웨이퍼.
- 고급 패키징 솔루션, 칩렛과 광 엔진의 2.5D 및 3D 공팩키징을 위한 엔드투엔드 웨이퍼 레벨 패키징 역량.
이러한 기판 및 프로세스 단계를 제어함으로써 GINECHIP은 칩 제조사, OSAT, 시스템 공급업체가 검증된 생산 준비 재료와 더 짧은 인증 주기로 CPO 로드맵을 가속화하도록 돕습니다.
GINECHIP에 문의하기
공팩키지 광학은 AI 데이터 센터가 확장되는 방식을 재정의하고 있으며, 기판은 전체 아키텍처가 결합되는 곳입니다. CPO 또는 실리콘 포토닉스 프로그램을 위해 TGV 유리 인터포저, RDL 및 범프 처리, 또는 실리콘 웨이퍼 기판이 필요하든, GINECHIP은 귀하를 지원할 재료와 프로세스 전문성을 보유하고 있습니다. 지금 GINECHIP 팀에 문의하여 요구 사항을 논의하고, 샘플을 요청하거나 견적을 받으십시오.