コパッケージドオプティクス（CPO）とは？
コパッケージドオプティクス（CPO）は、シリコンフォトニクス光エンジンをスイッチ、アクセラレータ、またはコンピュートASICと同じパッケージに統合する先進パッケージングアーキテクチャです。光トランシーバーをスイッチの前面パネルに差し込む代わりに、CPOは光電気変換をチップのすぐ隣の共有インターポーザまたは基板上に配置します。その結果、電気的相互接続距離が劇的に短縮され、消費電力が低減され、帯域幅密度が大幅に向上します。
CPOモジュールでは、導波路、変調器、フォトダイテクタを含むフォトニック集積回路（PIC）が、電気ドライバおよびトランスインピーダンスアンプ（TIA）ダイとボンディングされます。この光エンジンは、ホストASICと、ミリメートル単位の距離（数十センチメートルではなく）で、ファインピッチRDLとマイクロバンプを介して通信します。AIスケールのファブリックを構築するネットワークアーキテクトにとって、CPOは、パワーウォールにぶつかることなく800G、1.6T、3.2Tポート速度を実現する最も信頼性の高い道を表します。
CPOが登場した理由：AIデータセンターのボトルネック
人工知能ワークロード、特に大規模言語モデルのトレーニングと推論は、データセンターネットワーキングのルールを書き換えました。単一のAIトレーニングクラスタには数万のアクセラレータが含まれる可能性があり、すべてのアクセラレータペアは、ネットワークファブリックを介した低遅延・高帯域幅の接続を必要とします。この負荷の下で、従来のプラガブルオプティクスは3つの厳しい限界に直面します：
- 電力密度。 800Gプラガブルトランシーバーとその電気ドライバ回路は、ポートあたり15〜30ワットを消費します。ハイパースケールのポート数では、オプティクスはネットワーク全体の電力の30〜50％を消費する可能性があり、AIクラスタはその電力を計算に使用したいと考えています。
- 信号整合性。 112Gbpsおよび224Gbpsのレーン速度では、電気信号は長いPCBトレース上で整合性を失います。設計者はSerDesに高価なイコライゼーション、リタイミング、DSPを追加する必要があり、シリコン面積とより多くの電力を消費します。
- 前面パネルの帯域幅制限。 スイッチの前面パネルに収まるQSFP-DDまたはOSFPポートの数には限りがあり、AIファブリックがより多くの帯域幅を要求するときに、総帯域幅が制限されます。
CPOはこれらの限界を打破するために開発されました。光エンジンをパッケージ内に移動することで、CPOは電気経路をミリメートルに短縮し、ポートあたりの電力を約30〜50％削減し、帯域幅密度を倍増させます。電力と床面積が制約となるAIデータセンターにとって、コパッケージドオプティクスは漸進的な改善ではなく、アーキテクチャ上の必然です。
CPOとプラガブル光トランシーバーの比較
以下の表は、データセンターアーキテクトにとって最も重要な側面で、コパッケージドオプティクスと従来のプラガブル光トランシーバーを比較しています。
| 属性 | プラガブルトランシーバー | コパッケージドオプティクス |
|---|---|---|
| 光エンジンの場所 | 前面パネルモジュール（QSFP-DD / OSFP） | パッケージ内、ASICの隣 |
| 電気的到達距離 | 10〜30 cmのPCBトレース | インターポーザ上のミリメートル |
| ポートあたりの電力 | 15〜30 W（SerDes含む） | 約5〜10 W |
| 帯域幅密度 | 前面パネルのポート数に制限 | パッケージ面積に応じてスケール |
| 信号整合性 | 112/224 Gbpsレーンで困難 | 短いリンク、イコライゼーション緩和 |
| 保守性 | 現場でホットスワップ可能 | 現場交換不可 |
| 成熟度 | 成熟、量産展開 | 初期生産、急速に拡大中 |
トレードオフは明確です：プラガブルオプティクスは柔軟性と保守性に優れていますが、CPOはハイパースケールでの電力、密度、コストパフォーマンスで決定的に勝っており、これらはAIデータセンターが拡張を続けられるかどうかを決定する指標です。
CPOの背後にあるウェーハレベルおよび先進パッケージング
コパッケージドオプティクスは、基本的にパッケージングの問題です。すべてのCPO設計は、チップレット、HBMスタック、高性能コンピューティングのために開発されたウェーハレベルプロセスと先進パッケージング技術に依存しています。
シリコンフォトニクス光エンジン
すべてのCPOモジュールの中心には、成熟したCMOS互換プロセスを使用して標準シリコンウェーハ上に製造されたシリコンフォトニクスPICがあります。PICは、グレーティングカプラ、導波路、高速変調器、フォトダイテクタを単一のダイに統合し、半導体経済で光機能を提供します。このフォトニクスダイは、電気ドライバおよびTIAダイと共パッケージされ、完全な光エンジンを形成します。これは、CPOをスケールで製造可能にする構成要素です。
チップレットと光エンジンの2.5Dおよび3D共パッケージング
ほとんどのCPOアーキテクチャは2.5Dパッケージングを使用します：スイッチASIC、光エンジン、およびサポートチップレットは共有インターポーザ上に並んで配置され、ファインピッチRDLとマイクロバンプを介して接続され、パッケージ基板上にマウントされます。新興の3Dアプローチは、フォトニクスとエレクトロニクスを垂直に積み重ねて、フットプリントを縮小し、遅延をさらに削減します。どちらの場合もインターポーザは重要なリンクであり、超低損失、低クロストーク、シリコンフォトニクスとスイッチダイの両方に一致する制御された熱膨張を持つ数千の高速信号を伝送する必要があります。
TGVガラスインターポーザ
ガラス貫通ビア（TGV）を備えたガラスインターポーザは、CPOの好ましいプラットフォームになりつつあります。ガラスは、優れた高周波電気性能、シリコンフォトニクスに一致するように調整可能な熱膨張係数、超微細ラインアンドスペースRDLに必要な表面品質を提供します。インターポーザオプションを評価しているエンジニアにとって、GINECHIPのTGVガラスウェーハ基板は、これらの共パッケージングおよびフォトニクスアプリケーション向けに特別に設計されています。
光エンジン相互接続のためのRDLとバンピング
再配線層とマイクロバンピングは、光エンジンとチップレットの密にパッケージされたI/Oをインターポーザとパッケージに物理的に接続するものです。ファインピッチRDLは信号損失を低減し、高密度のエスケープルーティングをサポートし、CPOが要求するヘテロジニアス統合を可能にします。GINECHIPは、設計サポートからフルウェーハ処理まで、これらの共パッケージングフロー向けにRDLおよびバンプウェーハサービスを提供しています。
GINECHIPが実現を可能にする基板とプロセスを供給する方法
GINECHIPは、コパッケージドオプティクスを可能にする基板とウェーハレベルプロセスのワンストップサプライヤーとして位置づけています。生のウェーハから完成したインターポーザまで、GINECHIPはCPOサプライチェーンの重要なステップをカバーしています：
- TGVガラスインターポーザ：フォトニクス共パッケージング向けの優れたRF性能とCTEマッチングを備えたガラス貫通ビアウェーハ。
- RDLおよびバンプ処理：光エンジン、チップレット、スイッチASICを接続するファインピッチ再配線とマイクロバンピング。
- シリコンウェーハ基板：シリコンフォトニクスPIC製造およびインターポーザ製造用の高品質シリコンウェーハ。
- 先進パッケージングソリューション：チップレットと光エンジンの2.5Dおよび3D共パッケージングのためのエンドツーエンドのウェーハレベルパッケージング機能。
これらの基板とプロセスステップを管理することで、GINECHIPはチップメーカー、OSAT、システムベンダーが、認定された量産対応材料と短い認定サイクルでCPOロードマップを加速するのを支援します。
GINECHIPにお問い合わせ
コパッケージドオプティクスはAIデータセンターのスケーリング方法を再定義しており、基板はアーキテクチャ全体がまとまる場所です。CPOまたはシリコンフォトニクスプログラム用にTGVガラスインターポーザ、RDLおよびバンプ処理、またはシリコンウェーハ基板が必要な場合、GINECHIPにはサポートするための材料とプロセス専門知識があります。GINECHIPチームにお問い合わせいただき、要件のご相談、サンプルのご請求、または見積もりを取得してください。