Was ist Co-Packaged Optics (CPO)?

Co-Packaged Optics (CPO) ist eine fortschrittliche Packaging-Architektur, die Siliziumphotonik-Optik-Engines in dasselbe Gehäuse wie einen Switch, Beschleuniger oder Compute-ASIC integriert. Anstatt einen optischen Transceiver in die Frontplatte eines Switches zu stecken, platziert CPO die optisch-elektrische Umwandlung direkt neben dem Chip auf einem gemeinsamen Interposer oder Substrat. Das Ergebnis ist eine drastisch kürzere elektrische Verbindungsstrecke, geringerer Stromverbrauch und eine viel höhere Bandbreitendichte.

In einem CPO-Modul wird eine photonische integrierte Schaltung (PIC) mit Wellenleitern, Modulatoren und Photodetektoren zusammen mit elektrischen Treiber- und Transimpedanzverstärker (TIA)-Dies gebondet. Diese optische Engine kommuniziert dann über feinpitch-RDL und Micro-Bumps mit dem Host-ASIC über eine Distanz, die in Millimetern statt in zehn Zentimetern gemessen wird. Für Netzwerkarchitekten, die KI-Scale-Fabrics aufbauen, stellt CPO den glaubwürdigsten Weg zu 800G-, 1.6T- und 3.2T-Portgeschwindigkeiten dar, ohne an eine Leistungsgrenze zu stoßen.

Warum CPO entstand: Der Engpass in KI-Rechenzentren

Künstliche Intelligenz-Workloads, insbesondere Training und Inferenz großer Sprachmodelle, haben die Regeln für Rechenzentrumsnetzwerke neu geschrieben. Ein einzelner KI-Trainingscluster kann Zehntausende von Beschleunigern enthalten, und jedes Beschleunigerpaar benötigt eine latenzarme, hochbandbreitige Verbindung durch das Netzwerk-Fabric. Unter dieser Last stoßen herkömmliche steckbare Optiken an drei harte Grenzen:

  • Leistungsdichte. Ein 800G-Stecktransceiver plus seine elektrische Treiberschaltung kann 15-30 Watt pro Port ziehen. Bei Hyperscale-Portzahlen kann Optik 30-50 Prozent der gesamten Netzwerkleistung verbrauchen, Leistung, die KI-Cluster lieber für Berechnung ausgeben würden.
  • Signalintegrität. Bei 112 Gbps und 224 Gbps pro Lane verlieren elektrische Signale über lange PCB-Leiterbahnen an Integrität. Designer müssen teure Entzerrung, Retiming und DSP in den SerDes einbauen, was Siliziumfläche und mehr Leistung verbraucht.
  • Frontplatten-Bandbreitengrenzen. Ein Switch kann nur eine begrenzte Anzahl von QSFP-DD- oder OSFP-Ports auf seiner Frontplatte unterbringen, was die Gesamtbandbreite genau dann begrenzt, wenn KI-Fabrics mehr fordern.

CPO wurde entwickelt, um diese Grenzen zu durchbrechen. Durch die Verlagerung der optischen Engine in das Gehäuse verkürzt CPO elektrische Pfade auf Millimeter, reduziert den Stromverbrauch pro Port um etwa 30-50 Prozent und vervielfacht die Bandbreitendichte. Für KI-Rechenzentren, in denen Strom und Stellfläche die begrenzenden Faktoren sind, ist Co-Packaged Optics keine inkrementelle Verbesserung, sondern eine architektonische Notwendigkeit.

CPO vs. steckbare optische Transceiver

Die folgende Tabelle vergleicht Co-Packaged Optics mit herkömmlichen steckbaren optischen Transceivern in den Dimensionen, die für Rechenzentrumsarchitekten am wichtigsten sind.

Attribut Steckbarer Transceiver Co-Packaged Optics
Position der optischen Engine Frontplattenmodul (QSFP-DD / OSFP) Im Gehäuse, neben dem ASIC
Elektrische Reichweite 10-30 cm PCB-Leiterbahn Millimeter auf Interposer
Leistung pro Port 15-30 W (mit SerDes) Ca. 5-10 W
Bandbreitendichte Begrenzt durch Frontplatten-Ports Skaliert mit der Gehäusefläche
Signalintegrität Schwierig bei 112/224 Gbps pro Lane Kurze Verbindungen, entspannte Entzerrung
Wartbarkeit Hot-Swap-fähig im Feld Nicht vor Ort austauschbar
Reifegrad Ausgereift, in Serie eingesetzt Frühe Produktion, schneller Hochlauf

Der Kompromiss ist klar: Steckbare Optiken bleiben flexibel und leicht zu warten, aber CPO gewinnt eindeutig bei Leistung, Dichte und Kosten pro Bit im Hyperscale-Bereich, genau die Metriken, die bestimmen, ob ein KI-Rechenzentrum weiter skalieren kann.

Die Wafer-Level- und Advanced-Packaging-Technologien hinter CPO

Co-Packaged Optics ist im Wesentlichen ein Packaging-Problem. Jedes CPO-Design hängt von Wafer-Level-Prozessen und Advanced-Packaging-Technologien ab, die ursprünglich für Chiplets, HBM-Stapel und Hochleistungsrechnen entwickelt wurden.

Siliziumphotonik-Optik-Engines

Im Herzen jedes CPO-Moduls befindet sich eine Siliziumphotonik-PIC, die auf Standard-Siliziumwafern mit ausgereiften CMOS-kompatiblen Prozessen hergestellt wird. Die PIC integriert Gitterkoppler, Wellenleiter, Hochgeschwindigkeitsmodulatoren und Photodetektoren auf einem einzigen Die und bietet optische Funktionalität zu Halbleiterkosten. Dieser Photonik-Die wird zusammen mit elektrischen Treiber- und TIA-Dies zu einer vollständigen optischen Engine verpackt, dem Baustein, der CPO in großem Maßstab herstellbar macht.

2.5D- und 3D-Co-Packaging von Chiplets und optischen Engines

Die meisten CPO-Architekturen verwenden 2.5D-Packaging: Der Switch-ASIC, die optischen Engines und unterstützende Chiplets sitzen nebeneinander auf einem gemeinsamen Interposer, verbunden durch feinpitch-RDL und Micro-Bumps, und werden auf einem Package-Substrat montiert. Neue 3D-Ansätze stapeln Photonik und Elektronik vertikal, um die Grundfläche zu verkleinern und die Latenz weiter zu senken. In beiden Fällen ist der Interposer das kritische Bindeglied; er muss Tausende von Hochgeschwindigkeitssignalen mit extrem geringem Verlust, geringem Übersprechen und kontrollierter thermischer Ausdehnung führen, die sowohl zu Siliziumphotonik als auch zum Switch-Die passt.

TGV-Glas-Interposer

Glas-Interposer mit Through-Glass-Vias (TGV) werden zu einer bevorzugten Plattform für CPO. Glas bietet hervorragende Hochfrequenz-Elektrikleistung, einen Wärmeausdehnungskoeffizienten, der an Siliziumphotonik angepasst werden kann, und die Oberflächenqualität, die für ultrafeine Linien- und Abstands-RDL erforderlich ist. Für Ingenieure, die Interposer-Optionen evaluieren, sind TGV-Glaswafer-Substrate von GINECHIP speziell für diese Co-Packaging- und Photonik-Anwendungen entwickelt.

RDL und Bumping für die Verbindung optischer Engines

Redistribution Layers und Micro-Bumping sind das, was die dicht gepackten I/Os optischer Engines und Chiplets physisch mit dem Interposer und dem Package verbindet. Feinpitch-RDL senkt Signalverluste, unterstützt dichte Escape-Routing und ermöglicht die heterogene Integration, die CPO erfordert. GINECHIP bietet RDL- und Bump-Wafer-Services für genau diese Co-Packaging-Abläufe, von der Designunterstützung bis zur Vollwafer-Verarbeitung.

Wie GINECHIP die ermöglichenden Substrate und Prozesse liefert

GINECHIP positioniert sich als One-Stop-Lieferant für die Substrate und Wafer-Level-Prozesse, die Co-Packaged Optics ermöglichen. Vom Rohwafer bis zum fertigen Interposer deckt GINECHIP die kritischen Schritte der CPO-Lieferkette ab:

  • TGV-Glas-Interposer, Through-Glass-Via-Wafer mit hervorragender HF-Leistung und CTE-Abgleich für Photonik-Co-Packaging.
  • RDL- und Bump-Verarbeitung, Feinpitch-Redistribution und Micro-Bumping, die optische Engines, Chiplets und Switch-ASICs verbinden.
  • Siliziumwafer-Substrate, hochwertige Siliziumwafer für die Herstellung von Siliziumphotonik-PICs und Interposer-Fertigung.
  • Advanced-Packaging-Lösungen, End-to-End-Wafer-Level-Packaging-Fähigkeiten für 2.5D- und 3D-Co-Packaging von Chiplets und optischen Engines.

Durch die Kontrolle dieser Substrat- und Prozessschritte hilft GINECHIP Chip-Herstellern, OSATs und Systemanbietern, ihre CPO-Roadmaps mit qualifizierten, produktionsreifen Materialien und kürzeren Qualifizierungszyklen zu beschleunigen.

Kontaktieren Sie GINECHIP

Co-Packaged Optics definiert neu, wie KI-Rechenzentren skalieren, und das Substrat ist der Punkt, an dem die gesamte Architektur zusammenkommt. Ob Sie TGV-Glas-Interposer, RDL- und Bump-Verarbeitung oder Siliziumwafer-Substrate für ein CPO- oder Siliziumphotonik-Programm benötigen, GINECHIP verfügt über die Materialien und das Prozess-Know-how, um Sie zu unterstützen. Kontaktieren Sie das GINECHIP-Team noch heute, um Ihre Anforderungen zu besprechen, Muster anzufordern oder ein Angebot zu erhalten.